Esercitazione 11-16/4/2018
Realizzare una macchina VHDL che accetta in ingresso:
- un segnale di reset di tipo std_logic
- un segnale di clock di tipo std_logic
- un vettore D di 8 std_logic
presenta in usciata:
- un segnale
- un segnale R di tipo std_logic
- un segnale E di tipo std_logic
- un vettore z di 8 std_logic
Al reset la macchina azzera un contatore interno e un accumulatore interno.
Al primo colpo di clock dopo il reset la macchina campiona il segnale D e lo salva in D0.
Per D0 colpi di clock la macchina campiona e somma l'ingresso D all'accumulatore. Al termine la macchina presenta il risultato su Z, il riporto su R e un impulso su E.
La macchina ricomincia campionando il nuovo valorre di conteggio.
Per visualizzare il file, fai click su questo link: macchina.vhdl