Adder/Subtractor 8 bit
L'esercizio costruisce un adder a 8 bit a partire da half-adder a un bit attraverso un approccio strutturale.
Viene poi relizzato un adder/subtractor con delle assegnazioni condizionate che realizzano dei multiplexer. condizionando ingressi e uscite.
Il file testbench.vhdl testa il full-adder a 1 bit.
Il file tb.vhdl testa la macchina completa a 8 bit.
Per scaricare il file, fai click su questo link: sottrattore-addizionatore.zip